Блок декодирования преобразует инструкции x86 в понятные процессору микроинструкции RISC. В каждом двухъядерном модуле четыре таких блока. Расшифрованные инструкции поступают в планировщики, работающие с инструкциями для целочисленных вычислений или расчётов с плавающей запятой. Для обеспечения равномерной загрузки исполнительных блоков в ней используются планировщики, сортирующие инструкции в произвольном порядке и отправляющие их на блоки, которые могут их исполнить.

В каждом двухъядерном модуле два "ядра", то есть два независимых блока целочисленных расчётов и один блок вычислений с плавающей запятой. В каждом "ядре" четыре исполнительных подблока: EX, MUL (выполняет любые целочисленные вычисления, за исключением деления), EX, DIV (выполняет любые целочисленные вычисления, за исключением умножения) и два AGen (блоки генерации адресов данных, используемых загружаемыми инструкциями). В каждом "ядре" также имеется блок загрузки и хранения (Ld/ST), отвечающий за выгрузку или загрузку в память данных, затребованных инструкцией. Выполненные целочисленные инструкции пересылаются в блок вывода, в котором они снова выстраиваются в правильном порядке.

В блоке вычислений с плавающей запятой четыре подблока: два MMX (выполняет все основные вычисления с плавающей запятой x87, включая инструкции MMX/SSE) и два 128-битных блока FMAC (выполняет любые вычисления с плавающей запятой).